数字逻辑课程设计报告--数字式竞赛抢答器

复位

定时

锁存

目录

摘要3

1.设计内容及要求4

1.1

设计内容4

1.2

设计要求4

2.总体设计思路及设计方案4

2.1

设计原理图4

2.2

设计思路4

2.3

设计方案5

3.各模块电路设计与实现6

3.1

抢答单元6

3.2

计分单元7

3.3

计时单元7

3.4

控制单元8

4.实验结果10

5.总结10

参考文献10

附录10

1.设计内容及要求

1.1

设计内容

数字式竞赛抢答器

1.2

设计要求

(1)

设计1个可容纳6组参赛队的数字式抢答器，每组设1个按钮，供抢答

者使用；

(2)

当1个抢答者抢答后，其他抢答者的按钮不起作用；

(3)

设置1个主持人复位按键；

(4)

主持人复位后，开始抢答，由数码管显示其组别；

(5)

设置1个计分电路，每组开始预置10分，由主持人计分，答对1次计1

分，打错1次扣1分。

(6)

主持人复位开始抢答后，设置一个9s的倒计时显示。若9s内有某组抢

答，则计时器停止计时，显示当前计数值；若9s到时仍无人抢答，计时停止显示0s，此时不可抢答。回复抢答需要主持人复位。

注：由于DE2板数码管数量有限，由于有6组的分值均需要显示，所以有

一部分组别的分值可以用指示灯来模拟显示。

2.总体设计思路及设计方案

2.1

设计原理图

锁存器

优先编码电路

抢答

输入端

显示

译码器1

主持人

控制端

显示译码器3

计分器

控制电路

→

显示

译码器2

定时器

计数器

图2.1

设计原理图

2.2

设计思路

1.

抢答器需要供6名选手比赛，可分别用6个按钮qiang1~qiang6表示。抢答这个功能只需要通过管脚分配把按钮分配到DE2板上的拨动开关SW[0]到SW[5]，让每个选手拨动开关后产生相应的信号就可以了。不同的选手拨动按钮发出信号通过74148优先编码器进行编码，编码后输出信号进行下一步的锁存和译码。

2.

设置一个复位开关reply、一个分数清零开关clear、一个倒计时开关js以及一个加分按钮ADD和减分按钮MINUS，这5个开关皆由主持人控制。在这里首先通过管脚分配把开关replay分配到相应一个拨动开关SW[17]，该开关联系到一个相应的线路，这个线路通过与非门连接其他信号，从而达到复位的功能；同理把开关clear分配到SW[16]，通过门电路实现清零的功能；同理加减分按钮ADD和MINUS分别分配到KEY[3]和KEY[2]来实现加分和减分的控制功能。

3.

抢答器具有锁存与显示功能。即选手按动按钮，锁存相应的序号，并在优先抢答选手的序号一直保持到主持人将按钮复位为止。74279具有锁存功能，可以在一个选手按下按钮后进行锁存，其他的选手不能在抢答。

4.

抢答器具有定时抢答功能，且一次抢答的时间由主持人设定（如，9秒）。当主持人启动“开始”键（即上述的js开关）后，定时器进行倒计时。74192具有减法功能，通过使用74192可以对设定的时间进行自减。只需要给定74192秒脉冲就可以了。同时74192结合7447可以对所设定的抢答时间和选手抢答的时间显示出来。

5.

参赛选手在设定的时间内进行抢答，抢答有效，定时器停止工作，显示器上显示选手的编号和抢答的时间，并保持到主持人将系统清除为止。选手进行抢答，通过编码器，锁存器，计数器，译码器显示出来。当某个选手抢答有效，通过74148编码器的GSN端口连接到控制清零端的与非门就可以进行禁止其他选手的抢答，同时把该选手的序号显示在数码管上；另一方面，通过74148编码器的GSN端口可以停止74192的脉冲，从而让脉冲停止，达到显示抢答时间的效果。

6.

如果定时时间已到，无人抢答，本次抢答无效，系统禁止抢答，定时显示器上显示0。当时间到的时候，减法器74192的十位的BON端口会发出一个低电平，可以连接到脉冲上，让脉冲停止，数码管上显示的是0。

2.3

设计方案

可以把抢答器的整体电路分成4个部分：抢答电路、计分电路、计时电路、控制电路，来分别完成抢答、计分、倒计时以及主持人复位与清零的功能。然后根据图2.1以及上述的设计思路来完成电路的设计，从而实现所有的功能。

3.各模块电路设计与实现

根据设计方案4个部分的电路，相应的我们有以下4个单元：抢答单元、计分单元、计时单元、控制单元。

3.1

抢答单元

这个单元主要有3个部分：编码部分、锁存部分和译码部分。

图3.1

抢答单元(有改动)

在选手按动按钮后，发出相应的信号。使用74148对信号进行编码，优先判决器是由74148集成优先编码器等组成。该编码器有8个信号输入端，3个二进制码输出端，输入使能端EI，输出使能端EO和优先编码工作状态标志GS。其功能表如图表3.1.1所示。从功能表中可以看出当EIN＝“0”时，编码器工作，而当EIN＝“1”时，则不论8个输入端为何种状态，输出端均为“1”，且GS端和EO端为“1”，编码器处于非工作状态,这种情况被称为输入低电平有效。由于本设计只用到0N到5N，故令6N和7N连高电平使其无效。

输入

输出

EIN

0N

1N

2N

3N

4N

5N

6N

7N

A2N

A1N

A0N

GSN

EON

1

d

d

d

d

d

d

d

d

1

1

1

1

1

0

1

1

1

1

1

1

1

1

1

1

1

1

0

0

d

d

d

d

d

d

d

0

0

0

0

0

1

0

d

d

d

d

d

d

0

1

0

0

1

0

1

0

d

d

d

d

d

0

1

1

0

1

0

0

1

0

d

d

d

d

0

1

1

1

0

1

1

0

1

0

d

d

d

0

1

1

1

1

1

0

0

0

1

0

d

d

0

1

1

1

1

1

1

0

1

0

1

0

d

0

1

1

1

1

1

1

1

1

0

0

1

0

0

1

1

1

1

1

1

1

1

1

1

0

1

图3.1.1

74148真值表（表中d代表任意状态）

由74148集成优先编码器组成的优先判决器如图所示，当抢答开关qiang1~qiang6中的一个按下时，编码器输出相应按键对应的二进制代码，低电平有效。编码器输出A0N～A2N、工作状态标志GSN作为锁存器电路的输入信号。

3.2

计分单元

这个单元主要有2个部分：译码部分和计分部分。

图3.2

计分单元

通过数据分配器74138，使主持人的加减分操作脉冲输入到指定小组的分数显示器。每个小组都分配有两个74192计数器，上者为个位计数器，下者为十位计数器。因此，个位计数器的借位端BON和进位端CON要分别连到十位计数器的脉冲输入端DN和UP，从而使十位计数器实现借位和进位功能。

3.3

计时单元

这个单元主要有2个部分：定时部分和计数部分。

74192进行累减计数，计数脉冲由分频器74292构成的秒脉冲产生电路提供。

当主持人按下js开关后，74279输出端Q4=0，取反后为1；74192输出端BON也为1，则秒脉冲信号能进入DN，计数器进行累减计数。同时使74148的EIN=0，编码器正常工作。

当选手在定时时间内按下抢答键时，Q4=1，则秒脉冲不能进入DN，同时EIN=1，编码器不能正常工作，其他选手抢答无效。

当定时时间到时，BON=0，EIN=1，所有人都不能抢答。

图3.3

计时单元

3.4

控制单元

这个单元主要有3个部分：复位部分、清零部分、加减分部分。

图3.4.1

复位部分

当主持人按下复位开关时，锁存器74279内的RS触发器的RN端均为0，输出端Q1~Q4全为低电平，于是显示器显示为0；同时CLR为1，实现复位。

图3.4.2

清零部分

个位计数器CLR和十位计数器LDN分别为1和0，实现清零。

图3.4.3

加减分部分

由图3.4.4表知UP得到脉冲时进行累加计算，DN得到脉冲时进行累减计算。

输入

输出

CLR

LDN

A

B

C

D

UP

DN

QA

QB

QC

QD

1

d

d

d

d

d

d

d

0

0

0

0

0

0

x3

x2

x1

x0

d

d

x3

x2

x1

x0

0

1

d

d

d

d

↑

1

累加计数

0

1

d

d

d

d

1

↑

累减计数

图3.4.4

74192的功能表

4.实验结果

1.

主持人按下计时开关后，抢答开始，同时计时器开始计时。

2.

一轮抢答后，抢答电路显示并保存第一个抢答组序号，同时计时器显示抢答时间。

3.

主持人根据抢答组的回答情况按下加分或减分按钮，同时抢答组的显示相应分数。

4.

第一轮抢答结束，主持人按下复位开关，恢复各组抢答按键，同时使计时器时间复位。

5.

进入下一轮抢答。

……

N.竞赛结束，主持人按下清零开关，使各组的分数清零。

5.总结

基本完成了任务书上的要求。设计初期，由于题目的抽象复杂，在图书馆借来了不少没用的书，到了设计后期，思路越来越明确，需求越来越明显，所以重新在图书馆借来基本针对性的书籍，使得设计顺利进行。对于定时器设计部分，由于对秒脉冲产生电路不熟悉，只好用回老师在课堂上列出的电路图，而没有使用大多数参考书所推荐的555定时器来完成。在设计中发现书上很多元器件的引脚逻辑符号跟软件电路设计所展现的有很大出入，这时就只好上网查阅资料了。遗憾的是，前期在实验室的时间不多，对后期找Bug造成很大的不便。

参考文献

[1]

欧阳星明.

数字逻辑（第四版）[M].

武汉：华中科技大学出版社,2009.2:

194-195.

[2]

陈永甫.

数字电路基础及快速识图[M].

北京：人民邮电出版社,2003.5:

275-279.

[3]

张锁良.

数字电子技术基础[M].

北京：北京邮电大学出版社,2011.8:

329-334.

[4]

荀殿栋等.

数字电路设计实用手册[M].

北京：电子工业出版社,2003.7:

105-107.

附录（下一页）

9